首页- 新闻中心- 正文

芯片内多层布线高速化

来源:芯片解密-龙芯世纪   时间:2009-10-09   阅读:1309

    从生产与设计两个方面追求使用铜与低导电率膜,从而达到多层布线的高速化,已受到重视。迄今主要通过改善生产工艺来实现高速化。今后,除了生产工艺外,设计技巧也需改进。通过准确提取布线的寄生分量,尽量减少多余的设计估计值,把布线本来具有的性能优势最大限度地发挥出来,就能实现芯片运行最快速化。

  通过相互削弱晶体管与布线的延迟来实现芯片的高速运行。但在0.25mm线宽之后,布线延迟将居于支配地位,芯片中布线的作用开始变得非常重要了,因此,在0.25mm之后对布线实现高速化的尝试特别活跃。但是,在0.250.18mm,通过改进生产工艺来实现高速化仍是主体。在设计方面并无大的变化。

    生产工艺改进的典型例子是把过去的铝改为低电阻的铜,从而降低了布线电阻。在0.25mmIBM公司抢占了先机,对0.18mm大多数芯片制造商都一齐采用了。在这一时期,层间绝缘膜采用了SiOF,介电常数比为3.5左右,比之过去的SiO2有所降低,但降低布线电容的效果却不大。不过,由于材料组成与SiO2相近,成膜及加工的工艺技术稍作改动即可,故许多芯片制造商都已采用。

    设计方法无需大改动有如下理由。在目前,生产工艺所改善的是布线电阻和布线电容,这些从使用铝布线及SiO2层间绝缘膜之后,设计时都做了准确的预测,因此,在0.250.18mm时代,也可预测符合材料铜的布线电阻和布线电容,从而可以充分发挥布线应有的性能。

    然而,在0.13mm线宽时,这种状况就完全不同,当所需要的芯片的工作频率超过GHZ,仅靠改善生产工艺实现高速化就不够了,还需要改善设计技巧。

    0.13mm以后也要继续改善生产工艺以实现高速化,具体地说,层间绝缘膜要用介电常数比低于3的材料,通过这样低介电常数膜与铜布线相结合进一步降低布线延迟。之后与0.1mm0.07mm的细微化相适应,还要继续降低层间绝缘膜的介电常数比。

    在设计方面,不做大改动已不可行,而要积极采取对策。准确预测过去忽略了的布线电感,减少多余的设计估计值,方能最大限度发挥布线固有的特性,从而把布线延迟降低到极限。

    0.13mm开始批量生产的时间是2001年。在此之前有关介电常数膜与铜布线的各种难题必须完全解决,因此加速生产设备、元器件及材料的研发是当务之急。

    当前,面向0.13mm的低介电常数层间绝缘膜的后备者有:介电常数比约2.2的多孔结构的SiO22.62.8MPS(ethyl-PolySiloxane)及PAEPoly Arylene Ether);2.83.1HSQHydrogen Silsesquioxane)等。这些低介电常数层间绝缘膜有四个难题提高机械强度;提高可加工性;提高粘合性;降低吸水性。

    提高机械强度是目前最大难题之一,当未找到有希望的解决办法。目前低介电常数膜的机械强度比以往使用TEOS及等离子体CVDSiO2膜低12个数量级。因此,用CMP(化学机械研磨)在层间绝缘膜上形成划痕及腐蚀,如要在多层布线的上层部分形成需要的12mm的厚膜,便有出现裂缝的问题。今后,必须开发出机械强度高的低介电常数材料。

    要提高加工性必须提高对光刻胶的选择比及O2等离子剥胶性能。对光刻胶的选择比即使值较好的低介电常数材料也低于2。O2等离子剥胶性能除部分材料外都极低。对此,已开发了无需对低介电常数膜加工的技术,即采用铝柱方法。由于事先在干法刻蚀形成的铝柱上形成低介电常数膜,故不对低介电常数膜进行加工就能形成通孔。

    提高粘合性尤其对有机系的PAE等是大课题。这类材料与金属材料的粘合强度比利用等离子CVDSiO2约低1个数量级,在CMP加工时会出现脱开的问题。已经知道,与PAE相比,MPSHSQ的粘合强度较高。

    降低吸水性已看到了解决问题的方向,因为眼下已有许多优良的材料。过去的低介电常数膜如置于空气中,在吸收了膜表面吸附的水分后,会有膜的介电常数比增大的问题。对此,在典型的有机系低介电常数材料MPSPAE中,找出了吸水性非常低的材料。如把使用TEOS的等离子CVDSiO2膜的吸水量定为100%PAE则低到12%MPS40%

    就铜布线来说,采用电镀能适应细微化到何种程度是个课题。对此,研究了分别使用二次处理工艺与一次处理工艺的方法,即0.1mm后在最细的下层部分,0.07mm后的中层部分引入一次处理工艺,而二次处理工艺仅在上层部分采用。

    二次处理工艺必须在通孔与布线沟合在一起后的高纵横比内,形成屏蔽金属和籽晶层。如果进一步细微化,只形成屏蔽金属和籽晶层的布线沟几乎被填平,再埋入铜就非常难了。

    另一方面,一次处理工艺只埋入布线沟,纵横比小,即使细微化,埋入铜的余地也很大。因此,在形成屏蔽金属及籽晶层后,用以往电镀埋入铜的技术也完全能适合。

    如果非要用二次处理工艺的话,那就必须不用电镀,而使用不要籽晶层的CVD。不过,目前用CVD形成的铜膜质低,且成膜成本也高。要是不能解决这个问题,采用CVD的二次处理工艺就很难实现。

    0.07mm线宽来说,要实现LSIGHz工作必须从根本上改变多层布线概念。东芝公司除通过模拟确定按过去的布线结构不可能达到0.07mm所要求的工作频率外,还作为解决的一种方案提出了新的多层布线的概念。

    0.07mm线宽的微处理器所需要的工作频率达2.5GHz,这是1998International Technology Roadmap For Semiconductors (ITRS)的值。此时,晶体管的集成度为8400万个/cm2,功耗170W,芯片面积是620mm2。东芝以0.07mm线宽为前提进行模拟,以晶体管的集成度及功耗为设计上的制约条件,并以布线电阻及布线电容为生产上的制约条件,以最少的布线层数求得最大的工作频率。其结果证明,按过去的多层布线只能达到1.5GHz。该值是把介电常数比为1的层间绝缘膜与铜布线相结合、使用8层布线,此即当前能设想出的性能最高的生产技术能得到的结果。

   针对这样的屏障,该公司提出了在0.07mm达到2.5GHz的新的多层布线概念。其想法是把芯片内部分割为适当门规模的IP,对上层部分长距离布线的线宽、间隔、厚度实施随细微化而加大的逆向比例缩放。芯片内部分成IP后减少各自的门数,起到提高各个IP的工作频率的作用,因为降低门数,小电路能达到高的工作频率。为了使工作频率达到2.5GHz的高速度,最好把各IP的门数减少到1700万门以下。逆向比例缩放将对连接各IP间的长距离信号线的高速化发挥作用。这里,如按该公司设计的逆向比例缩放定则,0.07mm多层布线的上层部分、线宽、间隔、厚度均为约10mm,如用过去的芯片制造工艺形成,则效率低且成本增高。因此,上层部分的长距离布线必须用不同于过去的工艺来制作。